Synchronous dynamic random access memory (SDRAM) es la dynamic random access memory (DRAM) que tiene una interfaz sincrónico. Tradicionalmente, la memoria dinámica de acceso aleatorio (DRAM) tiene una interfaz asíncrona lo que significa que responda lo más rápidamente posible a los cambios en las entradas de control. SDRAM tiene una interfaz síncrona, lo que significa que espera una señal de reloj antes de responder al control de los insumos y por lo tanto sincronizado con bus de sistema de la computadora. El reloj se utiliza para impulsar una máquina de estados finitos internos que las tuberías instrucciones de entrada. Esto permite que el chip tenga un patrón más complejo de la operación que la DRAM asíncrona, que no tiene una interfaz de sincronización.

Canalización significa que el chip puede aceptar una nueva instrucción antes de que haya terminado de procesar la anterior. En un "pipeline", escribir el comando puede ser seguida inmediatamente por otra instrucción, sin esperar a los datos que se escriben en la tabla de memoria. En una lectura segmentada, los datos solicitados aparecen después de un número fijo de pulsos de reloj después de la instrucción de lectura, ciclos durante los cuales las instrucciones adicionales pueden ser enviadas. (Este retraso se llama la latencia y es un parámetro importante a considerar cuando SDRAM de compra de un ordenador.)

SDRAM es ampliamente utilizado en las computadoras, desde generaciones, la más original de SDRAM DDR (DDR1 o), y, a continuación, DDR2 y DDR3 han entrado en el mercado de masas, con DDR4 actualmente se está diseñando y se prevé que estará disponible en 2012.

Contenido 1 Historia de SDRAM 2 Calendario SDRAM 3 SDR SDRAM 3.1 Las señales de control de SDRAM 3.2 La historia de SDRAM 3.3 Comando de las interacciones 3.3.1 La interrupción de un estallido leer 3.3.2 Interrupción de una escritura estallido 3.3.3 Interrupción de una auto-precarga de comandos 3.4 Estallido SDRAM pedido 3.5 Modo de registro de SDRAM 3.6 Actualización automática 3.7 Modos de bajo consumo 4 Generaciones de SDRAM 4.1 SDRAM (Synchronous DRAM) 4.2 DDR SDRAM (a veces llamado DDR1) 4.3 DDR2 SDRAM 4.4 DDR3 SDRAM 4.5 DDR4 SDRAM (propuesta) 5 Sucesos de error 5.1 Link DRAM sincrona (SLDRAM) 5.2 Virtual Channel Memory (VCM) SDRAM 6 Véase también 7 Enlaces externos 8 Referencias

Historia de SDRAM

VA SDRAM Varios en el paquete un DIMM PC100.

Aunque el concepto de memoria DRAM síncrona se ha conocido al menos desde la década de 1970 y fue utilizado con los primeros procesadores de Intel, fue sólo en 1993 que SDRAM comenzó su camino hacia la aceptación universal de la industria electrónica. En 1993, Samsung introdujo su KM48SL2000 DRAM síncrona, y en 2000, SDRAM había sustituido a prácticamente todos los otros tipos de DRAM en los ordenadores modernos, debido a su mayor rendimiento.

La latencia SDRAM no es intrínsecamente inferior (más rápido) que la DRAM asincrónica. De hecho, SDRAM temprana fue algo más lenta que estalló contemporáneas EDO DRAM debido a la lógica adicional. Los beneficios de la memoria intermedia interna SDRAM provienen de su capacidad para las operaciones de intercalar a los bancos múltiples de la memoria, lo que aumenta el ancho de banda efectivo.

Hoy en día, prácticamente todas las SDRAM se fabrica de acuerdo con las normas establecidas por la JEDEC, una asociación de la industria electrónica que adopta los estándares abiertos para facilitar la interoperabilidad de los componentes electrónicos. JEDEC ha adoptado formalmente su SDRAM estándar primero en 1993 y posteriormente aprobado normas SDRAM, incluyendo los de DDR, DDR2 y DDR3 SDRAM.

SDRAM también está disponible en variedades registradas, para sistemas que requieren una mayor escalabilidad, como servidores y estaciones de trabajo.

A partir de 2007, 168-pin DIMMs de SDRAM no se utilizan en nuevos sistemas de PC, y de 184-pines DDR de memoria ha sido sustituida en su mayoría. DDR2 SDRAM es el tipo más común usado con equipos nuevos, y las placas de memoria DDR3 y están ampliamente disponibles, pero más caros que todavía populares productos DDR2.

Hoy en día, los fabricantes más grandes del mundo de SDRAM incluyen: Samsung Electronics, Micron Technology, y Hynix.

Calendario SDRAM

Existen varios límites en el desempeño de DRAM. Más conocido es el tiempo de ciclo de lectura, el tiempo entre las sucesivas operaciones de lectura a una fila abierta. Esta vez se redujo de 10 ns a 100 MHz SDRAM de 5 ns para DDR-400, pero se ha mantenido relativamente sin cambios a través de DDR2-800 y DDR3-1600 generaciones. Sin embargo, al operar los circuitos de interfaz en múltiplos cada vez mayor de la tasa de lectura fundamental, el ancho de banda alcanzable ha aumentado rápidamente.

Otro límite es la latencia CAS, el tiempo entre el suministro de una dirección de la columna y la recepción de los datos correspondientes. De nuevo, esto se ha mantenido relativamente constante a través de 10-15 ns las últimas generaciones de DDR SDRAM.

En la operación, la latencia CAS es un número específico de ciclos de reloj programado en el modo de registro de la SDRAM y espera por el controlador de memoria DRAM. Cualquier valor puede ser programado, pero la SDRAM no funcionará correctamente si es demasiado bajo. A mayores tasas de reloj, la latencia CAS útil en ciclos de reloj, naturalmente, aumenta. 10-15 ns es de 2-3 ciclos (CL2-3) de reloj de 200 MHz de DDR-400 SDRAM, CL4-6 para DDR2-800, y CL8-12 para DDR3-1600. Más lenta de ciclos de reloj, naturalmente, permitirá a los números más bajos de los ciclos de latencia de CAS.

Módulos SDRAM tienen sus propias especificaciones de tiempo, que puede ser más lento que los de los chips en el módulo. Cuando los chips SDRAM de 100 MHz aparecieron por primera vez, algunos fabricantes venden "de 100 MHz" módulos que no podrían funcionar de forma fiable en esa frecuencia de reloj. En respuesta, Intel publicó el estándar PC100, que describe los requisitos y directrices para la producción de un módulo de memoria que puede funcionar de forma fiable a 100 MHz. Esta norma fue muy influyente, y el término "PC100" rápidamente se convirtió en un identificador común para módulos SDRAM de 100 MHz, y los módulos son ahora comúnmente designada con "PC"-números de prefijo (PC66, PC100 o PC133 - aunque el significado real de los números ha cambiado).

SDR SDRAM

64 MB de memoria de sonido Sound Blaster X-Fi Fatal1ty Pro utiliza dos Micron 48LC32M8A2 C-75 fichas de trabajo SDRAM a 133 MHz (7,5 ns) 8-bit de ancho [1]

Originalmente conocido simplemente como SDRAM, SDRAM tipo de datos solo puede aceptar un comando y la transferencia de una palabra de datos por ciclo de reloj. Las frecuencias de reloj típicas son 100 y 133 MHz. Chips están hechos con una variedad de tamaños de bus de datos (el más común 4, 8 ó 16 bits), pero los chips son generalmente montados en módulos DIMMs de 168-pines que leen o escriben 64 (non-ECC) o 72 (ECC) de bits a la vez.

El uso del bus de datos es complejo y requiere un controlador de memoria DRAM complejo. Esto es porque los datos escritos en la memoria DRAM deben ser presentadas en el mismo ciclo que escribir un comando, pero lee producir una salida de 2 o 3 ciclos después de que el comando de lectura. El controlador de memoria DRAM debe asegurarse de que el bus de datos nunca se requiere de una escritura y lectura, al mismo tiempo.

Típico SDRAM SDR velocidades de reloj de 66, 100 y 133 MHz (períodos de 15, 10, y el 7,5 ns). Frecuencias de reloj de hasta 150 MHz estaban disponibles para los entusiastas del rendimiento.

Las señales de control de SDRAM

Todos los comandos están programados en relación con el flanco de subida de una señal de reloj. Además del reloj, hay 6 señales de control, en su mayoría de baja activa, que se muestra en el flanco de subida del reloj:

• Reloj ‘’’CKE’’’ Habilitar. Cuando esta señal es baja, el chip se comporta como si el reloj se ha detenido. No comandos son interpretados y tiempos de latencia de comando no transcurrir. El estado de las líneas de control de otros no es relevante. El efecto de esta señal es en realidad un retraso de un ciclo de reloj. Es decir, el producto actual ciclo de reloj, como de costumbre, pero el siguiente ciclo de reloj es ignorado, excepto para la prueba de nuevo la entrada de CKE. Reanudar las operaciones normales en el flanco de subida del reloj después de aquel en el que se toman muestras de CKE alta.

Dicho de otra manera, todas las operaciones de microprocesadores también se programan en relación con el flanco ascendente de un reloj de enmascarados. El reloj enmascarado es el lógico de la entrada de reloj y el estado de la señal de CKE en el flanco de subida anterior de la entrada de reloj.

• ‘’’/ CS’’’ Chip Select. Cuando esta señal es alta, el chip hace caso omiso de todas las otras entradas (excepto para CKE), y actúa como si se recibe un comando NOP.
• ‘’’DQM’’’ ocultar los datos. (La letra Q aparece porque, siguiendo las convenciones de la lógica digital, las líneas de datos se conoce como "DQ" líneas.) Al alta, estas señales de supresión de los datos I / O. Cuando acompañan a escribir los datos, los datos no son en realidad por escrito a la DRAM. Cuando afirmó alta dos ciclos antes de un ciclo de lectura, la lectura de datos no es la salida del chip. Hay una línea DQM por 8 bits en un chip x16 de memoria o DIMM.
• ‘’’/RAS’’’ fila Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / CAS y / WE, esto selecciona uno de los 8 comandos.
• ‘’’/ CAS’’’ columna Dirección Strobe. A pesar del nombre, este no es un estrobo, sino simplemente un poco de comandos. Junto con / RAS y / WE, esto selecciona uno de los 8 comandos.
• ‘’’/ WE’’’ modo escritura. Junto con / RAS y CAS, esta selecciona uno de los 8 comandos. Esto generalmente se distingue de lectura como los comandos de escribir-como comandos.

Dispositivos SDRAM se dividen internamente en 2 o 4 bancos de datos interna independiente. Uno o dos entradas de la dirección del banco (BA0 y BA1) seleccionar un comando de que el banco se dirige.

Muchos de los comandos también utilizar una dirección presentados en los pines de dirección de entrada. Algunos comandos, que o bien no utilizar una dirección, o presentar una columna de dirección, también utilizan A10 para seleccionar variantes. Los comandos de entender son los siguientes.

/CS	/RAS	/CAS	/WE	BAn	A10	An	Comandos
H	x	x	x	x	x	x	Comando do inhibir (No operación)
L	H	H	H	x	x	x	Ninguna operación
L	H	H	L	x	x	x	Burst Terminar: Parada de una ráfaga de lectura o escritura en el progreso estallido.
L	H	L	H	banco	L	columna	Leer: Leer una ráfaga de datos de la fila activa.
L	H	L	H	banco	H	columna	Lea con precarga automática: Como el anterior, y precarga (fila cerca) cuando termine.
L	H	L	L	banco	L	columna	Escribe: Escribe una ráfaga de datos a la fila activa.
L	H	L	L	banco	H	columna	Escribir con precarga automática: Como el anterior, y precarga (fila cerca) cuando termine.
L	L	H	H	banco	row		Active (Activar): abrir una línea de comandos Leer y Escribir
L	L	H	L	banco	L	x	Precarga: Desactivar la fila actual del banco seleccionado.
L	L	H	L	x	H	x	Precargar todos: Desactivar la fila actual de todos los bancos.
L	L	L	H	x	x	x	Actualización automática: Actualizar una fila de cada banco, utilizando un contador interno. Todos los bancos deben ser precargado.
L	L	L	L	0 0	mode		Registro de modo de carga: A0 a través de A9 se cargan para configurar el chip DRAM Los ajustes más importantes son la latencia CAS (2 o 3 ciclos) y la longitud de la ráfaga (1, 2, 4 u 8 ciclos)

La historia de SDRAM

A 512 MB SDRAM DIMM pueda hacerse de los 8 o 9 chips SDRAM, cada uno con 512 Mbit de almacenamiento, y aportando cada uno de 8 bits de ancho de 64 - o 72-bit de la DIMM. Una típica de chips SDRAM de 512 Mbit internamente consta de 4 bancos independientes de 16 Mbytes. Cada banco es una matriz de 8.192 líneas de 16.384 bits cada uno. Un banco es o inactivo, activo, o cambiar de uno a otro.

Un comando activo activa un banco de inactividad. Se necesita un 2-bit de la dirección del banco (BA0-BA1) y una dirección de la fila 13-bit (A0-A12), y dice que la fila en la matriz del banco de 16.384 amplificadores de sentido. Esto también se conoce como "apertura" de la fila. Esta operación tiene el efecto secundario de actualizar esa fila.

Una vez que la fila se ha activado o "abierto", leer y escribir los comandos son posibles. Cada comando requiere una dirección de columna, pero debido a que cada chip funciona en 8 bits a la vez, hay 2048 direcciones de columna posible, necesitando sólo 11 líneas de dirección (A0-A9, A11). La activación requiere un tiempo mínimo, llamado de la fila a retrasar la columna, o tRCD. Esta vez, redondeado al próximo múltiplo del período de reloj, especifica el número mínimo de ciclos entre un comando activo, y de lectura o escritura de comandos. Durante estos ciclos de retraso, comandos arbitrarios pueden ser enviados a otros bancos, que son completamente independientes.

Cuando se emite un comando de lectura, la SDRAM producirá la salida de datos correspondiente en las líneas de DQ a tiempo para el flanco de subida del reloj de 2 o 3 ciclos más tarde (dependiendo de la latencia CAS está configurado). Tras las palabras de la explosión se produjo a tiempo para que los bordes posteriores de reloj en aumento.

Un comando de escritura va acompañada de los datos sean escritos en las líneas de DQ en el flanco de subida igual. Es el deber del controlador de memoria para garantizar que la SDRAM no es leer los datos de conducción en las líneas de DQ, al mismo tiempo que necesita para escribir datos en la unidad de estas líneas. Esto puede ser hecho por esperar hasta que una ráfaga de lectura no está en curso, da por concluido el estallido leer, o utilizando la línea de control DQM.

Cuando el controlador de memoria quiere acceder a una fila diferente, primero debe devolver ese sentido banco amplificadores a un estado de inactividad, listo para sentir la siguiente fila. Esto se conoce como precarga una "operación", o "cierre" de la fila. La precarga puede ser ordenada de forma explícita, o puede ser realizado de forma automática a la conclusión de una operación de lectura o escritura. Una vez más, hay un tiempo mínimo, la demora de precarga de fila, PRT, que debe transcurrir antes de que el banco esté totalmente inactivo y puede recibir otro comando activo.

Si bien refrescar una fila es un efecto secundario automático de activarlo, hay un tiempo mínimo para que esto suceda, lo que requiere un mínimo tiempo de acceso a la fila tRAS, que debe transcurrir entre un comando activa la apertura de una fila, y el comando de precarga correspondiente cierre. Este límite es generalmente eclipsada por los que desee leer y escribir los comandos a la fila, por lo que su valor tiene poco efecto sobre el rendimiento típico.

Comando de las interacciones

La operación de comando no siempre se permite.

La carga de comandos de modo registro requiere que todos los bancos de estar inactivo, y un retraso después de que los cambios surtan efecto.

El comando de actualización automática también requiere que todos los bancos de estar inactivo, y toma un refresco tRFC tiempo de ciclo para regresar el chip al estado de inactividad. (Este tiempo es generalmente igual a tRCD + PRT.)

El único otro comando que se permite en un banco de inactividad es el comando activo. Esto lleva, como se mencionó anteriormente, tRCD antes de la fila está completamente abierta, y puede aceptar leer y escribir los comandos.

Cuando un banco está abierto, hay cuatro comandos permite: leer, escribir, poner fin a estallar, y precarga. Leer y escribir comandos comienzan ráfagas, que puede ser interrumpida por los siguientes comandos.

La interrupción de un estallido leer

De lectura, se echó terminar, o un comando de precarga se podrán expedir en cualquier momento después de un comando de lectura, y se interrumpa el estallido leído después de la latencia CAS configurado. Así que si un comando de lectura se emite en el ciclo de 0, otro comando de lectura se emite en el ciclo 2, y la latencia CAS es 3, entonces el comando de lectura primero se iniciará de ruptura de datos durante los ciclos 3 y 4, a continuación, los resultados de la segunda lectura comando aparecerá a partir de ciclo 5.

Si el comando emitido en el ciclo 2 se rompió por terminado, o una precarga del banco activo, entonces no hay salida se genera durante el ciclo 5.

Aunque la interrupción de leer puede ser a cualquier banco activo, un comando de precarga sólo interrumpir el estallido de leer si se quiere que el mismo banco o de todos los bancos, un comando de precarga a un banco diferente no interrumpirá una explosión leer.

Para interrumpir un estallido leído por un comando de escritura es posible, pero más difícil. Se puede hacer, si la señal DQM se utiliza para suprimir la producción de la SDRAM para que el controlador de memoria pueda manejar datos a través de las líneas de DQ a la SDRAM a tiempo para la operación de escritura. Debido a los efectos de DQM en la lectura de datos se retrasan en 2 ciclos, pero los efectos de DQM en escribir los datos son inmediatos, DQM debe ser elevado (para ocultar los datos leídos), comenzando por lo menos dos ciclos antes de escribir comandos, sino que debe reducirse para el ciclo de la escritura de comando (asumiendo que usted desea que el comando de escritura para tener un efecto).

Hacer esto en sólo dos ciclos de reloj requiere una cuidadosa coordinación entre el momento de la toma de SDRAM para apagar su producción en un borde de reloj y el tiempo que los datos deben ser suministrados como entrada a la SDRAM para la escritura en el borde de reloj siguiente. Si la frecuencia de reloj es demasiado alta para permitir el tiempo suficiente, tres ciclos que sean necesarios.

Si el comando de lectura incluye auto-precarga, la precarga se inicia el mismo ciclo que el comando de interrupción.

Interrupción de una escritura estallido

Cualquier leer, escribir, o la explosión acabar con el comando, para cualquier banco, ponga fin a un estallido escribir inmediatamente, los datos proporcionados en las líneas de DQ cuando se emite el segundo comando sólo se utiliza si el segundo comando es también una escritura.

Es posible poner fin a un estallido escribir con un comando de precarga (para el mismo banco), pero también es más difícil. Hay un mínimo de tiempo de escritura, TWR, que debe transcurrir entre la última operación de escritura a un banco (el ciclo desenmascarado pasado de una escritura de ruptura) y un comando de precarga siguiente, de modo de escritura instantánea sólo podrá ser resuelto por un comando de precarga si es lo suficientemente los ciclos se enmascaran detrás (con DQM) para compensar la TWR necesario. Una escritura-con-mando automático precarga incluye esta demora de forma automática.

Interrupción de una auto-precarga de comandos

Manejo de la interrupción de la lectura y escritura con auto-precarga SDRAM es una característica opcional, pero muchos lo apoyan. Si se utiliza este, la precarga (después de leer) o TWR esperar seguido de precarga (después de una operación de escritura) comienza el mismo ciclo que el comando de interrupción.

Estallido SDRAM pedido

Un microprocesador moderno con un caché de memoria de acceso general, en unidades de las líneas de caché. Para transferir una línea de caché de 64 bytes requiere 8 accesos consecutivos a un 64-bit DIMM, que pueden ser provocados por una sola lectura o escritura de comandos mediante la configuración de los chips de SDRAM, utilizando el registro de modo, para realizar 8-ráfagas palabra.

Una línea de caché de buscar es típicamente provocada por una lectura de una dirección particular, y SDRAM permite que la palabra "crítica" de la línea de cache para ser transferidos en primer lugar. (“Word" aquí se refiere a la anchura de la viruta o SDRAM DIMM, que es de 64 bits para un DIMM típica). Chips SDRAM de dos convenios de apoyo posible para el ordenamiento de las palabras que quedan en la línea de cache.

Ráfagas siempre tener acceso a un bloque alineado de palabras BL consecutivos que comienza en un múltiplo de BL. Así, por ejemplo, un 4-acceso estallido palabra a cualquier dirección de la columna 4 a 7 volverá palabras 4-7. El orden, sin embargo, depende de la dirección requerida, y la opción de configurar el tipo de rotura: secuencial o intercalada. Normalmente, un controlador de memoria se requiere uno o el otro.

Cuando la longitud de la ráfaga es de 1 o 2, el tipo de explosión, no importa. Para una longitud de la ráfaga de 1, la palabra que es la única palabra que tiene acceso. Para una longitud de explosión de 2, la palabra que se accede en primer lugar, y la otra palabra en el bloque alineado se accede a segunda. Esta es la palabra siguiente si se ha especificado una dirección, incluso, y la palabra anterior si se ha especificado una dirección extraña.

Para el modo de ráfaga secuencial, más tarde las palabras se acceden en orden creciente en la dirección, ajuste de nuevo al inicio del bloque que se llegó al final. Así, por ejemplo, para una longitud de la ráfaga de 4, y una dirección de columna solicitada de 5, las palabras se puede acceder en el orden 5-6-7-4. Si la longitud de la ráfaga era de 8, el orden de acceso sería 5-6-7-0-1-2-3-4. Esto se hace mediante la adición de un contador a la dirección de la columna, y haciendo caso omiso lleva más allá de la longitud de la ráfaga.

El modo de ráfaga intercalada calcula la dirección mediante un exclusivo o de cooperación entre el contador y la dirección. Uso de la dirección de comienzo mismo de 5, 4-estalló palabra volvería palabras en el orden 5-4-7-6. Un 8-estalló palabra sería 5-4-7-6-1-0-3-2. Aunque más confuso para los seres humanos, esto puede ser más fácil de implementar en hardware, y es preferido por los microprocesadores de Intel.

Si la dirección de la columna solicitada se encuentra en el inicio de un bloque, modos de ráfaga, tanto devolver los datos en el orden secuencial mismo 0-1-2-3-4-5-6-7. La única diferencia importa si ir a buscar una línea de caché de la memoria en orden de las palabras críticas, en primer lugar.

Modo de registro de SDRAM

De datos único SDRAM tiene una tasa de 10 páginas a un bit de modo de registro programable. Más tarde, el doble de datos de normas de SDRAM tasa añadir registros modo adicional, se dirigió a utilizar los pines banco de direcciones. Para SDRAM SDR, las clavijas de Dirección del Banco y las líneas de dirección A10 y encima se pasan por alto, pero debe ser cero durante un registro de modo de escribir.

Los bits se M9 a través de M0, presentado por la A9 a través de líneas de dirección A0 durante un ciclo de carga de registro de modo.

• M9: Escribe el modo ráfaga. Si es 0, escribe utilizar la longitud de la ráfaga y el modo de leer. Si 1, todas las escrituras no son de estallido (ubicación única).
• M8, M7: modo de funcionamiento. Reservado, y debe ser 00.
• M6, M5, M4: latencia CAS. En general, sólo 010 (CL2) y 011 (CL3) son legales. Especifica el número de ciclos entre un comando de lectura y de salida de datos del chip. El chip tiene un límite fundamental de este valor en nanosegundos, durante la inicialización, el controlador de memoria debe utilizar su conocimiento de la frecuencia de reloj de traducir ese límite en los ciclos.
• M3: Tipo de ráfaga. 0 - peticiones estallido secuencial de pedidos, mientras que 1 peticiones intercalados estallido de pedido.
• M2, M1, M0: longitud de la ráfaga. Los valores de 000, 001, 010 y 011 especifican un tamaño de ráfaga de 1, 2, 4 u 8 palabras, respectivamente. Cada leer (y escribir, si M9 es 0) llevará a cabo que tiene acceso a muchos, a no ser interrumpido por una parada de reventar o otro comando. Un valor de 111 especifica una explosión fila completa. La explosión continuará hasta que se interrumpan. Full estallidos de fila sólo se permite con el tipo de explosión secuencial.

Actualización automática

Es posible cargar un chip de memoria RAM por la apertura y cierre (activación y precarga) cada fila de cada banco. Sin embargo, para simplificar el controlador de memoria, los chips SDRAM de apoyo a una "actualización automática" de comando, que realiza estas operaciones a una fila de cada banco de forma simultánea. La SDRAM también mantiene un contador interno, que itera sobre todos los registros posibles. El controlador de memoria, simplemente debe enviar un número suficiente de comandos de actualización automática (una por fila, 4096 en el ejemplo que hemos estado usando) cada intervalo de actualización (TREF = 64 ms es un valor común). Todos los bancos debe estar inactivo (cerrado, precargado) cuando se emite este comando.

Modos de bajo consumo

Como se mencionó, el reloj de habilitar (CKE) de entrada puede ser usada efectivamente para detener el reloj a una SDRAM. La entrada de CKE se muestra cada flanco de subida del reloj, y si es baja, el siguiente flanco de subida del reloj se omite para cualquier otro fin que el control de CKE.

CKE Si se baja, mientras que la SDRAM está realizando operaciones, sino que simplemente se "congela" en el lugar hasta CKE se eleva de nuevo.

Si la SDRAM está inactiva (todos los bancos precargado, ningún comando en curso), cuando se baja de CKE, la SDRAM entra automáticamente en modo power-down, poder de consumo mínimo hasta CKE se eleva de nuevo. Esto no debe durar más de TREF el máximo intervalo de actualización, o la memoria del contenido se puede perder. Es legal para detener el reloj en su totalidad durante este tiempo para el ahorro de energía adicional.

Por último, si CKE se reduce al mismo tiempo, como un auto de comando de actualización se envía a la SDRAM, SDRAM entra en el modo de auto-actualización. Esto es como el poder hacia abajo, pero la SDRAM utiliza un temporizador en chip interno para generar ciclos de actualización cuando sea necesario. El reloj puede ser detenido durante este tiempo. Si bien el modo de auto-actualización consume un poco más de modo power-down, permite que el controlador de memoria para ser desactivado por completo, lo que comúnmente más que compensa la diferencia.

Generaciones de SDRAM

SDRAM (Synchronous DRAM)

Este tipo de memoria SDRAM es más lento que las variantes de DDR, porque sólo una palabra de los datos se transmite por ciclo de reloj (Single Data Rate).

DDR SDRAM (a veces llamado DDR1)

Artículo principal: DDR SDRAM

Mientras que la latencia de acceso de memoria DRAM es fundamentalmente limitada por la matriz de DRAM, DRAM tiene el potencial de ancho de banda muy alto, porque cada lectura interior es en realidad una fila de miles de bits. Para hacer más de este ancho de banda disponible para los usuarios, una interfaz de doble velocidad de datos se ha desarrollado. Este sistema utiliza los mismos comandos, aceptó una vez por ciclo, pero lee o escribe dos palabras de datos por ciclo de reloj. Algunos cambios menores en el momento de interfaz de DEG se hicieron en retrospectiva, y la tensión de alimentación se redujo en 3,3 a 2,5 V. Como resultado, DDR SDRAM no es compatible con SDR SDRAM.

DDR SDRAM (a veces llamado DDR1 para mayor claridad) se duplica la mínima unidad de lectura o escritura, y cada acceso se refiere a al menos dos términos consecutivos.

Típico DDR SDRAM de velocidades de reloj son 133, 166 y 200 MHz (7,5, 6, y 5 ns / ciclo), generalmente descrito como DDR-266, DDR-333 y DDR-400 (3.75, 3, y 2,5 ns por golpe). Correspondiente de 184-pines DIMM son conocidos como PC-2100, PC-2700 y PC-3200. Un rendimiento de hasta DDR-550 (PC-4400) está disponible por un precio.

DDR2 SDRAM

Artículo principal: DDR2 SDRAM

DDR2 SDRAM es muy similar a la DDR SDRAM, pero duplica el mínimo de leer o escribir en la unidad de nuevo, a 4 palabras consecutivas. El protocolo de bus también se simplificó para permitir la operación de mayor rendimiento. Comando (en particular, el «estallido de terminar" se suprime.) Esto permite que la tasa de autobuses de la SDRAM que se duplicó, sin aumentar la frecuencia de reloj de las operaciones de RAM interna, en cambio, las operaciones internas se realizan en las unidades 4 veces más ancha que una SDRAM. Asimismo, un pin adicional la dirección del banco (Ba2) fue agregado para permitir a los bancos en 8 chips de memoria RAM de gran tamaño.

Típica velocidades de reloj SDRAM DDR2 a 200, 266, 333 o 400 MHz (periodos de 5, 3,75, 3 y 2,5 ns), generalmente descrito como DDR2-400, DDR2-533, DDR2-667 y DDR2-800 (períodos de 2,5, 1,875, 1,5 y 1,25 ns). Correspondientes DIMM 240-pin que se conoce como PC2-3200 a través de PC2-6400. DDR2 SDRAM ahora está disponible a una velocidad de reloj de 533 MHz generalmente descrito como DDR2-1066 y los módulos DIMM correspondientes se conocen como PC2-8500 (también llamado PC2-8600, dependiendo del fabricante). Un rendimiento de hasta DDR2-1250 (PC2-10000) está disponible por un precio.

Tenga en cuenta que debido a las operaciones internas se encuentran en 1 / 2 la velocidad de reloj, memoria DDR2-400 (velocidad del reloj interno de 100 MHz) tiene una latencia algo más alto que los módulos DDR-400 (velocidad del reloj interno de 200 MHz).

DDR3 SDRAM

Artículo principal: DDR3 SDRAM

DDR3 continúa la tendencia, duplicando el mínimo de leer o escribir en la unidad a 8 palabras consecutivas. Esto permite que otra duplicación de la velocidad de bus de ancho de banda y externa sin tener que cambiar la velocidad de reloj de las operaciones internas, a la anchura. Para mantener las transferencias de 800 m/s (tanto en los bordes de un reloj de 400 MHz), la matriz de RAM interna tiene que realizar 100 M obtiene por segundo.

Como ocurre con todas las generaciones de SDRAM DDR, los comandos están al alcance de un borde de reloj y las latencias de comandos se dan en términos de ciclos de reloj, que son la mitad de la velocidad de la velocidad de transferencia por lo general citado (una latencia CAS de 8 con DDR3-800 es de 8 / (400 MHz) = 20 ns, exactamente el mismo tiempo que CAS2 en PC100 SDRAM SDR).

Chips de memoria DDR3 se hacen comercialmente, y los sistemas informáticos están disponibles que los utilizan como de la segunda mitad de 2007, con el uso esperado significativa en 2008. Velocidades de reloj iniciales fueron de 400 y 533 MHz, lo que se describen como DDR3-800 y DDR3-1066 (PC3-6400 y PC3-8500 módulos), pero a 667 y 800 MHz, descrito como DDR3-1333 y DDR3-1600 (PC3-10600 y PC3-12800 módulos) son comunes. De rendimiento de hasta DDR3-2000 está disponible por un precio.

DDR4 SDRAM (propuesta)

DDR4 SDRAM será el sucesor de SDRAM DDR3. Se puso de manifiesto en el Foro de Desarrolladores de Intel en San Francisco, 2008, y actualmente se encuentra en el estado de diseño y se espera que sea lanzado en el año 2012.

Los nuevos chips se espera que funcione a 1,2 V o menos, frente a los 1,5 V de chips de memoria DDR3 y que tienen en exceso de 2 mil millones las transferencias de datos por segundo. Se espera que se introduzcan a velocidades de reloj de 1600 MHz, que se estima un aumento de un potencial de 3200 MHz (3,2 GHz), y bajó la tensión de 1,0 V en 2013.

En febrero de 2009, Samsung validado 40 nm chips de DRAM, considerado un "paso importante" hacia el desarrollo DDR4.A partir de 2009, los chips de DRAM actuales son sólo la migración a un proceso de 50 nm.

Sucesos de error

Además de DDR, había varias otras tecnologías de memoria propuesto para suceder a SDR SDRAM.

Link DRAM sincrona (SLDRAM)

SLDRAM jactó de mayor rendimiento y compitió contra la RDRAM. Se desarrolló durante la década de 1990 por el Consorcio SLDRAM, que consistía de aproximadamente 20 fabricantes importantes de la industria informática. Es un estándar abierto y no requiere de licencias. Las especificaciones para el llamado del bus de 64-bit funcionan a una frecuencia de 200 MHz de reloj. Esto se logra por todas las señales están en la misma línea y evitando así el tiempo de sincronización de múltiples líneas. Como DDR SDRAM, SLDRAM puede operar al doble de velocidad del reloj del sistema dándole una velocidad efectiva de 400 MHz.

Virtual Channel Memory (VCM) SDRAM

VCM era un tipo de propiedad de SDRAM que fue diseñado por NEC, pero fue liberado como un estándar abierto, sin derechos de licencia. VCM crea un estado en el que los diferentes procesos del sistema se puede asignar su propio canal virtual, aumentando así la eficacia global del sistema, evitando la necesidad de que los procesos de espacio de búfer acción. Esto se logra mediante la creación de distintos "bloques" de la memoria, permitiendo que cada bloque de memoria individual a la interfaz por separado con el controlador de memoria y tener su espacio propio buffer. VCM tiene mayor rendimiento que la SDRAM porque tiene latencias significativamente más bajos. La tecnología es un competidor potencial de RDRAM VCM porque no era tan caro como se RDRAM. Un módulo VCM es mecánica y eléctricamente compatible con la SDRAM estándar, sino que debe ser reconocido por el controlador de memoria. Placas pocos fueron producidos con el apoyo del VCM. y e comido pescado hoy

Véase también

• Latencia de SDRAM
• Lista de los anchos de banda de dispositivo
• Memoria RAM

Enlaces externos

Commons

• Wikimedia Commons alberga contenido multimedia sobre SDRAM.
• Diversos articulos en ingles (mayoritariamente) indicados en referencias
• Diversas paginas de revistas sobre informatica

Referencias

^ "SDRAM de pieza de catálogo". http://www.micron.com/products/dram/sdram/partlist. 070928 micron.com

^ "¿Qué es la memoria DDR?". http://www.simmtester.com/page/news/showpubnews.asp?num=145. ^ Thomas Soderstrom (5 de junio de 2007). "Pipe Dreams: Seis P35-Placas base DDR3 Comparado". Tom's Hardware. http://www.tomshardware.com/2007/06/05/pipe_dreams_six_p35-ddr3_motherboards_compared/. ^ "AMD para la adopción de DDR3 en tres años". http://news.softpedia.com/news/AMD-to-Adopt-DDR3-in-Three-Years-13486.shtml. ^ Wesly Fink (20 de julio de 2007). "Super Talent & EQUIPO: DDR3-1600 está aquí!". AnandTech. http://www.anandtech.com/printarticle.aspx?i=3045. ^ Patrick Schmid, Achim Roos (30 de agosto de 2007). "La carrera de armamentos nuevos: DDR3-1800 RAM". Tom's Hardware. http://www.tomshardware.com/2007/08/30/the_new_arms_race_ddr3-1800_ram/. Obtenido 2007-10-10. ^ DDR4 página PDF 23 ^ Esperando DDR4 ^ Sucesor DDR3 ^ "DDR4 DIMM". Interfacebus.com. 16 de diciembre 2008. http://www.interfacebus.com/Memory_Module_DDR4_DIMM.html. Obtenido 2009-06-16. ^ "De las FDI: la memoria DDR4 objetivo para el año 2012" (en alemán). hardware infos.com. http://www.hardware-infos.com/news.php?news=2332. Obtenido 2009-06-16. De traducción Inglés ^ Gruener, Wolfgang (04 de febrero 2009). "Sugerencias Samsung DDR4 con la primera validado DRAM 40 nm". tgdaily.com. http://www.tgdaily.com/content/view/41316/139/. Obtenido 2009-06-16. ^ Jansen, Ng (20 de enero de 2009). "DDR3 será más barato, más rápido en 2009". dailytech.com. http://www.dailytech.com/DDR3 será más barato en 2009/article13977.htm más rápido. Obtenido 2009-06-17.